dram製程基本原理、dram結構圖、dram製程技術在PTT/mobile01評價與討論，在ptt社群跟網路上大家這樣說

: ※ 引述《cookies12 (餅乾的餅乾藏在餅乾盒裡)》之銘言：
: : 想請問一下
: : DRAM場跟一般邏輯電路廠(台積、聯電)
: : 學到的半導體製程是很不一樣的嗎，就是不能跳來跳去這樣?
: : 還有就是邏輯做到22nm，DRAM是沒做到那麼小嗎?
: : 還有一個選工作的問題
: : 當工程師做電性分析與做製成整合
: : 哪種比較好學到的有用的東西(認為是好升遷轉公司的)!
: : 萬分感謝你
: 這問題我也是進到GG後才知道,為啥平平都是LIT / ETC / CMP / DIF
: 一間可以做到全世界最大~另一間(甚至連3爽都不太賺)搞到快倒了
: 現在d-ram最小好像就是到N22...(據了解中科那間正在衝良率)
: 兩個的差異在於patern 定義的困難度有很大的落差
: Dram parern的定義層與層的之間的疊對非常好控制(據我們公司某位曾在UMC待10幾年
: 的資深前輩說 : UMC以前有小量做過D-ram良率閉著眼睛做都90%)
: 而邏輯區的疊對通常都是一些怪圖案 很難控制
: (重覆性越高,越整齊的圖案越好做)
: (有機會可以拿dram的wafer跟logic 的wafer比較看看就會知道我在說啥了)
: 第2個主因是因為D-ram的defect concern,可以說是根本就不concern
: 因為dram顆粒可以切很小,有partical沒關係 還有一大片可以賣錢
: (舉例來說~一片12吋wafer 如果可以切1000個die 那有20個die掛了還有980個可以賣)
: (假如只能切100個die 一樣是20個die掛了(假如partical是隨機分布) 就只剩80個)
: 但邏輯晶片隨便一顆partical就可以造成斷路/短路 (能切的size也大很多)
: (而dram還不見得會短路)
: 如果動不動就把沾到partical的部份報廢那走完整個process大概只剩沒幾片可以賣錢
: 所以LIT很倒眉~只要EDS有打到碳成份都說是LIT的問題
: (但真正學過能譜分析的都知道電子束聚焦在金屬面上也會積碳 還曾經也人拿這個當博論)
: 至於電性分析都是量阻值 / 電容值 / 跟量率(就是會不會導電而已) (就是高中物理那些)
: 以上這些都不是工作中知道的而是跟某些前輩閒聊知道
: 你的問題拿去問一堆在GG工作的PE 跟你保證一堆人搞不清楚故事前後
: 這也市我覺得在GG工作很悲哀的地方(眼界太小)
: 整天只會看著SPC 顧機台 call vender 盡是做些高中生就能做的事
: 回到你的問題 Dram廠跟晶圓廠能不能互跳? 當然可以
: 因為使用的機台都差不多只是做的事難易差別而已

我覺得妳的文章有很多對DRAM的誤會，T公司無疑是foundry 的leader, 而且應該也有生產記憶體，不便多說，妳在T等級夠高認識夠多product就會知道我在說什麼
還有DRAM跟妳們在線寬上定義也不一樣，用一般foundry logic 22nm的design rule 應該lithography解析度可能也無法生產22nm的DRAM, 抱歉這也無法多談
還有隨便做良率90%應該是 90nm之前的製程了，現在的不可能，我猜T在2x 有做到記憶體的良率也沒這麼高
線寬或是圖案密度都是design rule,我想妳在台積應該會有概念，決對不會因為是DRAM就有這麼大的差異
die大小基本上看容量
但跟非記憶體比，與其說大小差異，不如說層數差異
還有一個重大差別在客製化，例如ASIC
總之，妳們不錯，但對別行不應該下這樣輕率的評論

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推 sendtony6:那不妨說說dram與邏輯電路的差異在哪裡? 05/18 15:37
→ sendtony6:畢竟這些都是我聽一些資深前輩說的~ 05/18 15:38
→ sendtony6:都一樣是晶圓製造為什麼Dram會這麼慘?(除了3爽因素) 05/18 15:39
→ batista1980:電路上還製程上？ 05/18 15:40
→ sendtony6:我沒說兩者相同~我的文章也只是說個概念(層數差異不就是 05/18 15:40
→ batista1980:製程上差最大就電容阿 05/18 15:40
→ sendtony6:overlay的困難度嗎??) 05/18 15:41
→ sendtony6:然後? 05/18 15:41
→ batista1980:其實現在也沒多慘啦 美光系列不見得比聯電差 05/18 15:42
推 sendtony6:SORRY~我無意說誰好誰壞~但兩者到底差別在那裡不防說來 05/18 15:44
→ batista1980:疊對不是靠alignment mark, 為什麼跟其它pattern關聯 05/18 15:44
→ batista1980:這麼大？ 05/18 15:44
→ sendtony6:聽聽??? 05/18 15:44
→ sendtony6:overlay跟圖案定義當然有很大關聯...上下兩層如果都長的 05/18 15:45
→ sendtony6:都差不多那當然很好對齊...光spec就可以天差地遠 05/18 15:45
→ batista1980:層多也是看妳via contact? 沒仔細比過兩種的alignment 05/18 15:46
→ batista1980: tree, 不敢亂comment 05/18 15:46
→ batista1980:基本上DRAM對particle一樣concern阿，都做到2x了，有p 05/18 15:48
→ batista1980:article怎麼可能不死 05/18 15:48
→ batista1980:圖案差不多 via歪了不是一樣死？ 會比較鬆？ 05/18 15:49
→ sendtony6:看來你也不知道兩者到底差在哪裡..... 05/18 15:50
→ batista1980:妳覺得我有可能把妳們layout, process, testing & des 05/18 15:51
→ batista1980:ign從頭到尾看一輪嗎？ 05/18 15:51
→ batista1980:所以我只能comment你有偏見的地方 05/18 15:52
→ batista1980:重點是，DRAM也沒這麼爽XD 05/18 15:53
→ batista1980:然後 其實妳們PIE也不少memory產業過去的 05/18 15:58
推 q169:講這麼多....logic廠看多少WAT item呀?? DRAM廠看多少?? 05/18 16:01
→ q169:還有CP測試 logic廠有laser repair?DRAM廠才有的laser repair 05/18 16:03
→ batista1980:哈哈哈 我也很想知道妳們看多少 有時看到device corre 05/18 16:04
→ batista1980:lation可是去review foundry都沒finding 05/18 16:04
→ batista1980:laser repair算比較舊的技術了 05/18 16:05
→ batista1980:所以logic沒有任何repair的機制嗎？ 沒有任何function 05/18 16:07
→ batista1980:al unit的redundancy? 05/18 16:07
→ batista1980:就我看過memory跟logic廠給的WAT review報告 其實差 05/18 16:09
→ batista1980:異可能沒有妳想像中的大 當然我相信對客戶不會全給 05/18 16:09
推 abxx:所以樓上是豬屎屋的PE? 05/18 16:23
噓 dostey:講錯摟,T與U帶工裡的RAM是包含在電路產品裡一部分,沒產單一 05/18 16:44
→ dostey:顆DRAM 或RAM產品 05/18 16:44
推 ZXCWS:價格差太多 05/18 16:54
→ batista1980:樓上D大講的很對 只是我不知道能不能講這麼明 05/18 17:22
→ batista1980:其實也不一定是RAM @@ 05/18 17:23
→ batista1980:其實embedded很多問題很難搞 05/18 17:25
→ batista1980:客製化跟大眾化價格真的不能比 05/18 17:36
→ Feting:邏輯和dram的pattern不太一樣，邏輯的layout比較多種變化 05/18 17:40
推 ryu38:bat講得比較清楚 05/18 19:10
→ batista1980:Layout變化多聽起來OPC難搞？ 05/18 20:58
→ batista1980:Lithography 容易變形？ 05/18 20:58
→ cookies12:感謝回覆m(_._)m 05/18 21:50
推 ardella:做logic foundry並不會去生產單一的RAM產品(注意,DRAM只是 05/19 01:19
→ ardella:RAM產品群裡的一種),通常一般logic電路都會包含標準SRAM 05/19 01:20
→ ardella:有些產品則會有客製化的RAM或該foundry的特製RAM,先不論 05/19 01:21
→ ardella:logic電路的區域,光這個RAM就比DRAM難做,速度性能也比較好 05/19 01:22
→ ardella:測試的spec也是比較嚴苛,一個新世代的製程開發,一開始的 05/19 01:24
→ ardella:shuttle大家以及客戶先看的一定是SRAM的部分,這部分work 05/19 01:26
→ ardella:才會再去看整個device,所以說,如果真的把邏輯電路裡的RAM 05/19 01:27
→ ardella:拿出來單獨出產品跟DRAM去PK(先不論有沒有人要買),我跟你 05/19 01:28
→ ardella:說,絕對難做很多,根本很難像DRAM廠那樣海RUN,更不用說,當 05/19 01:30
→ ardella:你還把邏輯電路加進來,製程的複雜度更是難以控制,因為你會 05/19 01:30
→ ardella:發現,SRAM對了,但是logic卻不太對,core太冷或太熱,總之要 05/19 01:31
→ ardella:把製程調到可以讓兩邊平衡,並符合各個客戶以及產品的需求 05/19 01:32
→ ardella:這是非常難的事情,而且因為不同的產品還要給不同的製程 05/19 01:33
→ ardella:例如,有些device需要high performacne所以要HKMG還要SiGe 05/19 01:34
→ ardella:有些則只要HKMG就好,不用SiGe,有些更只要能動就好,重要是 05/19 01:35
→ ardella:便宜,所以只要SiON就好,例如,WIFI晶片,另外,由於spec很緊 05/19 01:38
→ ardella:所以常常會有所謂的垂直機限,這整個兜起來你看有多複雜 05/19 01:39
→ ardella:更不用說,邏輯產品除了非常大的客戶以外,說真的,你RUN的量 05/19 01:39
→ ardella:根本無法跟DRAM比,例如最近某個常上新聞版面的交大校友 05/19 01:40
→ ardella:他的豬屎屋shuttle RUN一RUN結果出了套產品只有500pcs的量 05/19 01:41
→ ardella:那他是不是客戶?是阿?要不要幫他出一套製程?要阿,這種客 05/19 01:42
→ ardella:戶多不多?多啊!因為多數客戶都不是AMD/QUA/Xilinx/NV之流 05/19 01:44
推 ardella:所以,logic foundry跟DRAM的差異跟複雜度是非常大的,而這 05/19 01:47
→ ardella:還只是從表面來看,如果從最基本的電子電路學來看,他們更有 05/19 01:48
→ ardella:根本的不同,所以logic會有一張光罩就是一個Die產品,但DRAM 05/19 01:50
→ ardella:卻不會有 05/19 01:50
推 ardella:很久以前有個版友說得很好,DRAM重後段,logic重前段,不過 05/19 01:52
→ ardella:現在先進製程裡,logic也開始重後段了,因為後段開始也是瓶 05/19 01:53
→ ardella:頸了 (笑) 05/19 01:54
→ batista1980:基本上都沒錯 只是SRAM跟DRAM應用上要求差很多 pk起 05/20 19:13
→ batista1980:來是張飛打岳飛 05/20 19:13
→ batista1980:速度被後犧牲的就是耗電量跟面積 05/20 19:13
→ batista1980:還有SRAM容量小 如果以他的良率做到DRAM的容量 良率 05/20 19:15
→ batista1980:不到5%吧 05/20 19:15